navigation
hledat
Rozdíly
Zde můžete vidět rozdíly mezi vybranou verzí a aktuální verzí dané stránky.
|
courses:a4m34isc:vypracovaneotazky [2015/06/08 15:53] jirkamat [30. Co je chemicko-mechanická planarizace (CMP), proč se používá?] |
courses:a4m34isc:vypracovaneotazky [2025/01/03 18:29] (aktuální) |
||
|---|---|---|---|
| Řádek 71: | Řádek 71: | ||
| ==== 10. Nakreslete řez tranzistorem PMOS s jámou N i s kontaktem na jámu, nakreslete výstupní charakteristiky, vyznačte lineární a saturační oblast. ==== | ==== 10. Nakreslete řez tranzistorem PMOS s jámou N i s kontaktem na jámu, nakreslete výstupní charakteristiky, vyznačte lineární a saturační oblast. ==== | ||
| {{:courses:a4m34isc:mosfet_p_struktura.jpg|}}{{:courses:a4m34isc:struktura_vysvetlivky.jpg|}} | {{:courses:a4m34isc:mosfet_p_struktura.jpg|}}{{:courses:a4m34isc:struktura_vysvetlivky.jpg|}} | ||
| - | {{:courses:a4m34isc:outp_har.png|}} | + | {{:courses:a4m34isc:outp_har.png?500|}} |
| výstupní charakteristiky PMOS jsou analogické k NMOS, jen mají záporné hodnoty. | výstupní charakteristiky PMOS jsou analogické k NMOS, jen mají záporné hodnoty. | ||
| Řádek 185: | Řádek 185: | ||
| * Min vzdál motivů | * Min vzdál motivů | ||
| * Min a max rozměr motivu | * Min a max rozměr motivu | ||
| - | * Min separace dvou desek | + | * MInimální přesah |
| + | * Min separace dvou masek | ||
| * Návrhová pravidla λ | * Návrhová pravidla λ | ||
| ==== 37. Nakreslete layout širokého tranzistoru rozděleného do dvou paralelních sekcí ==== | ==== 37. Nakreslete layout širokého tranzistoru rozděleného do dvou paralelních sekcí ==== | ||
| + | {{:courses:a4m34isc:siroky.png|}} | ||
| ==== 38. Nakreslete dva typy integrovaných rezistorů. Co je odpor na čtverec? ==== | ==== 38. Nakreslete dva typy integrovaných rezistorů. Co je odpor na čtverec? ==== | ||
| + | {{:courses:a4m34isc:rcteverec.png|}} | ||
| ==== 39. Jaké druhy integrovaných rezistorů znáte? Srovnejte jejich vlastnosti. ==== | ==== 39. Jaké druhy integrovaných rezistorů znáte? Srovnejte jejich vlastnosti. ==== | ||
| + | {{:courses:a4m34isc:resfeat.png?500|}} | ||
| * Difuzni rezistory - realizovane pomoci difuznich oblasti(napetove zavisle) | * Difuzni rezistory - realizovane pomoci difuznich oblasti(napetove zavisle) | ||
| - | * Poly rezistory | + | * Poly rezistory - odpor, který se tvoří v polysiliconu |
| ==== 40. Nakreslete řez integrovaným rezistorem vytvořeným pomocí difúzní oblasti. ==== | ==== 40. Nakreslete řez integrovaným rezistorem vytvořeným pomocí difúzní oblasti. ==== | ||
| ==== 41. Jaké druhy integrovaných kapacitorů znáte? Srovnejte jejich vlastnosti. ==== | ==== 41. Jaké druhy integrovaných kapacitorů znáte? Srovnejte jejich vlastnosti. ==== | ||
| - | Poly, Poly-Poly, metal-metal | + | {{:courses:a4m34isc:capfeat.png?500|}} |
| + | - Poly-Poly | ||
| + | - Sandwich | ||
| + | - Lateral plates (flux capacitor) | ||
| + | - Poly- diffusion | ||
| + | - Poly- channel | ||
| + | - metal-metal | ||
| ==== 42. Nakreslete řez dvěma typy integrovaných kapacitorů. ==== | ==== 42. Nakreslete řez dvěma typy integrovaných kapacitorů. ==== | ||
| + | {{:courses:a4m34isc:capcut.png?500|}} | ||
| ==== 43. Co jsou návrhová pravidla? Co popisují? Jak se kontrolují? ==== | ==== 43. Co jsou návrhová pravidla? Co popisují? Jak se kontrolují? ==== | ||
| Řádek 214: | Řádek 225: | ||
| ==== 44. Co vše se změní (rozměry, dotace ...) u MOS tranzistoru zmenšíme-li jeho délku kanálu 2x? ==== | ==== 44. Co vše se změní (rozměry, dotace ...) u MOS tranzistoru zmenšíme-li jeho délku kanálu 2x? ==== | ||
| + | Změna faktoru S. za S se dosazí násobek zmenšení. | ||
| - | * Délka kanálu 1⁄2 | + | * Délka kanálu L 1⁄2 |
| - | * šířka kanálu 1⁄2 | + | * šířka kanálu W 1⁄2 |
| - | * hradlový oxid 1⁄2 | + | * hradlový oxid tox 1⁄2 |
| - | * Napájecí napětí 1⁄2 | + | * Napájecí napětí Vdd 1⁄2 |
| - | * Prahové napětí 1⁄2 | + | * Prahové napětí Vt 1⁄2 |
| - | * Dotace substrátu 2 | + | * Dotace substrátu Na 2 |
| + | * ------------------ | ||
| + | * Proudový faktor beta 2 | ||
| + | * Proud Ids 1/2 | ||
| + | * Odpor 1 | ||
| + | * Hradlová kapacita 1/2 | ||
| + | * Zpoždění 1/2 | ||
| + | * Hodinová frekvence 2 | ||
| + | * Dynamické ztráty 1/2 (1/S^2) | ||
| + | * Plocha čipu 1/2 (1/S^2) | ||
| ==== 45. Jaké jsou pozitivní a jaké negativní důsledky zmenšování rozměrů tranzistorů? ==== | ==== 45. Jaké jsou pozitivní a jaké negativní důsledky zmenšování rozměrů tranzistorů? ==== | ||
| - | * + Tranzistory rychlejší, klesá spotřeba, větší hustota tranzistorů na plochu | + | * + Tranzistory rychlejší, klesá dynamická spotřeba, větší hustota tranzistorů na plochu |
| * -- Roste proudová hustota a odpor kontaktu | * -- Roste proudová hustota a odpor kontaktu | ||
| ==== 46. Co je SOI technologie, jaké jsou klady jaké zápory? ==== | ==== 46. Co je SOI technologie, jaké jsou klady jaké zápory? ==== | ||
| - | SOI – křemík na izolantu | + | SOI – křemík na izolantu (Silicon on Insulator) |
| * +Lepší výkon, díky eliminaci parazitních jevů(u CMOS o 25-30%) | * +Lepší výkon, díky eliminaci parazitních jevů(u CMOS o 25-30%) | ||
| * +Menší VDD (40-50%) | * +Menší VDD (40-50%) | ||
| Řádek 252: | Řádek 272: | ||
| ==== 50. Co je syntéza v digitálním návrhu IO? Co je vstupem a co výstupem? ==== | ==== 50. Co je syntéza v digitálním návrhu IO? Co je vstupem a co výstupem? ==== | ||
| - | Převedení HDL kódu na netlist (schéma propojení) | + | Načtení odladěného a verifikovaného HDL (VHDL nebo Verilog) kódu \\ |
| + | Syntéza – Převedení zdrojového HDL kódu na netlist (zapojení systému)\\ | ||
| + | Netlist je na úrovni logických hradel (NAND, NOR, XOR, registrů…)\\ | ||
| + | Optimalizace návrhu – časování, plocha, spotřeba …\\ | ||
| + | Fyzická syntéza – předběžné umístění bloků a hradel\\ | ||
| + | Optimalizace kritických datových cest\\ | ||
| Řádek 263: | Řádek 288: | ||
| ==== 53. Charakterizujte Plánování rozložení čipu (Floorplanning). ==== | ==== 53. Charakterizujte Plánování rozložení čipu (Floorplanning). ==== | ||
| + | Cílem je umístit jednotlivé bloky a standardní buňky tak, aby propojovací | ||
| + | nástroj rychle konvergoval. | ||
| Jak se vypořádat s Velikostí čipu, Umístěním IO, Rozvodem hodinového signálu, Rozvodem VDD/GND | Jak se vypořádat s Velikostí čipu, Umístěním IO, Rozvodem hodinového signálu, Rozvodem VDD/GND | ||
| Řádek 346: | Řádek 373: | ||
| ==== 77. Nakreslete layout dvoustopého hradla NOR v CMOS technologii. ==== | ==== 77. Nakreslete layout dvoustopého hradla NOR v CMOS technologii. ==== | ||
| - | + | http://upload.wikimedia.org/wikipedia/commons/a/aa/NOR_gate_layout.png | |
| ==== 78. Jak se postupuje při výrobě masek pro optickou litografii? ==== | ==== 78. Jak se postupuje při výrobě masek pro optickou litografii? ==== | ||
| Masky pro optickou litografii mívají 8 vrstev, které se tvoří postupně: | Masky pro optickou litografii mívají 8 vrstev, které se tvoří postupně: | ||
