Integrované systémy na čipu

• Stránky předmětu: Přednášky Cvičení
• Přednášející: Jakovenko
• Cvičící: Janíček

• Na přednáškách se probírají technologie a postupy vývoje čipu, veškeré výrobní fáze, kterými musí čip projít a požadavky na návrháře.
• podrobnější informace jsou v na prezentací na stránkách předmětu.

CADENCE tutorial

Obrázky s návrhy

Hotový Invertor (a odsimulovaný), Transfergate, D-Latch, Flip-Flop, AND a hodiny (ty nejsou odsimulovaný) cds_all.zip

Překopírované odpovědi z dostuduj (SIS) do rámcových otázek (neručím za správnost, udělal jsem takovej souhrn z těch dvou dokumentů - snažil jsem se brát ty odpovědi, které byly kratší) isc_zkouska.pdf

Vypracovane otazky

Vypracované otázky z minulého semestru z podobného předmětu A2M34SIS (staženo z dostuduj.cz): varianta 1, varianta 2

na stánkách předmětu jsou vystaveny rámcové otázky ke zkouškám, co je třeba společne vypracovat? Vypracované otázky

1958 - Jack Kilby, Texas Instruments 1 Tranzistor a 4 Odpory na 1 čipu V roce 2000 udělena Nobelova cena

Vysoká integrace, šířka hradla 45nm - 410 milionů tranzistorů na ploše 107 mm2 (brzy 32nm), technologie MOSFET

• CMOS (Complementary Metal Oxide Semiconductor) - dnes tradiční a nejběžnější technologie nějak uplatněná ve většině integrovaných součástek.
• SiGe (Silicon Germanium) - polovodičová technologie využívaná hlavně jako součást technologie BiCMOS pro velmi rychlé vysokofrekvenční součásky pro drátovou i bezdrátovou komunikaci a analogově-digitální zpracování velmi rychlých signálů.
• SOI (Silicon On Insulator) - polovodičová technologie určená a využívaná pro výrobu rychlých digitálních obvodů s velmi nízkou spotřebou a napájecím napětím
• ITFET (Inverted-T Field Effect Transistor) - technologie vytvářející prostorové (3D) provedení FET tranzistoru pro zmenšení velikosti čipu a snížení potřebného napájecího napětí.

zdroj: http://hw.cz/teorie-praxe/art2294-z-jakych-polovodicovych-technologii-jsou-integrovane-obvody-freescale.html

Zhruba 18 měsíců se zdvojnásobí počet tranzistorů na jednom čipu. Tento trend se pravděpodobně brzo zastaví z důvodů fyzikálních vlastností použitých technologií(velikost elektronu) Popisují předpověď růstu integrace tranzistorů na čipu. Tento zákon je platný skoro 50 let

Velikost waferu, Výrobní proces, frekvence, Počet tranzistorů, Kapacita DRAM,Výkonová hustota

• Plně zákaznické obvody - Monolitické IO, většinou analogové obvody
• Hradlová pole - Monolitické IO složené z řad nebo sloupců tranzistorů. Programují se pomocí masek propojení
• Standardní buňky - Monolitické IO navržené pomocí knihovních buňek
• Programovatelné obvody - Monolitické IO s tvořené logickými buňkami a bloky, které jsou zákaznicky programovány pomocí propojek

Jedná se o Monolitické IO, většinou analogové obvody

Je potřeba návrh celé topologie – všech vrstev

• Výborná flexibilita, limitováno pouze návrhovými pravidly
• Ruční návrh (některé digitální bloky mohou být automatizovány) – Návrhář nepoužívá předdefinované bloky z důvodu malé rychlosti, velké spotřeby atd.
• Analogový i digitální návrh dohromady

Vlastnosti:

• Dlouhý čas návrhu a technologické realizace
• Velice efektivní využití plochy čipu
• Levné pouze ve velikých sériích

Příklady:

• Analogové obvody, uP, paměti, převodníky, dekodéry….

Prefabrikované čipy:

• Definované I/O obvody
• Jednotné pole tranzistorů propojovacích kanálů a propojek, tzv. primitivní buňky
• Funkční zapojení je realizováno pomocí jedné nebo více vrstev metalizace

Vlastnosti:

• Rychlá výroba
• Levné ve středních sériích
• Nevhodné pro realizaci RAM, PLA, ALU

Celý výrobní proces:

• Předdefinované knihovny základních buňek (NAND, NOR, OpAmp, Převodníky…)
• Návrhář definuje umístění a vzájemné propojení
• Mohou být digitální i analogové

Vlastnosti:

• Velikost čipu limituje funkčnost
• Dlouhý výrobní čas
• Levné ve velkých sériích
• Definována výška buňky – snadné skládání
• Lepší funkčnost při nižší ploše v porovnání s hradlovými poli (1:4)

Základem je univerzální logická struktura (matice AND propojená s maticí OR) Logická funkce je vytvořena promocí programovatelných propojek, jejichž přerušením se odpojí logické signály. Velice rychlý návrh a realizace

• PROM – Programmable Read Only Memory
• PAL – Programmable Array Logic
• PLA – Programmable Logic Array
• FPGA – Field programmable Gate Array

• Amorfní – atomy Si-4 vazné, ale ne vždy se tak slučují, mají nepravidelnou strukturu (používá se k napařování tenkého filmu na fotovoltaické články )
• Monokrystal – křemík z taveniny, pravidelná struktura

Defekty:

• Intersticiální polaha - atom je umístěn mimo mřížku (je navíc)
• Vakance - neobsazené mřížkové body – Atom chybí v mřížce
• Frenkelova porucha – Vakance + Intersticiální poloha

Jedná se o výrobní prostory, při výrobě IO. Je tam mírný přetlak, vzduch filtrován, speciální obleky pro personál, počet prach částic 1-100.

Růst monokrystalu – Ingot – odříznutí konců ingotu – výbrus fazet – nařezání destiček – broučení hran – broušení/lěštění – leptání - leštění – kontrola

• Czochralského metoda
• Zonální tavba

• Fotolitografie do 0,1um
• Rentgenová litografie od 0,3um
• Elektronová litografie 10-100nm

liší se šířkou nejtenčí čáry na čipu

Fotolitografie, momentálně nelevnější řešení, s relativně vysokou výtěžností (60 až 150 waferů za hodinu), vlnová délka 193nm stačí maximálně na výrobní proces 45nm, vylepšením na imerzní ( ponořené ) fotolitografii lze vytvářet čipy na technologii 32nm. Poté přijde EUV litografie (problé výtěžnost 10 waferů za hodinu)

K přenosu topologie čipu na křemíkový wafer

Odleptá SiO v oknech fotorezistu, ten se pak smyje v roztoku H2SO4 a H2O2,

• Selektivita – určuje jak efektivně je odstraňován leptaný materiál, bez toho aby leptal jiný materiál
• Anizotropie – rychlost leptání v různých směrech

Suché leptání Leptání radikály fluoru, ionty jsou urychlovány napětím mezi plazmou a elektrodou, při dopadu odevzdají energii povrchovým atomům a erodují s nimi, leptání je vysokoselektivní a izotropni

• Proces při kterém se vytvoří na monokrystalu vrstva SiO2
• Provádí se v Oxidační (difuzní peci) teplota 400-1200°C, wafer se ofukuje horkým O2

K vytvoření izolační vrstvičky SiO2

Difúze: Je proces, při němž pronikají atomy dopantu pod povrch křemíkové desky ve vybraných oblastech Teplotou, časem a chemickým složením lze nastavit hloubku nadifundované vrstvy a koncentraci dopantu při povrchu, nebo-li „Prosakování“ atomů z vnějšku do struktury Si Z kapalného zdroje – N2 probublává skrz POCl3 a spolu s O2 se fouká na wafery

• Vakuová difuze – wafery v peci s miskou dopantu, za vysoké teploty se dopant odpaří a usadí na waferech

Rozdifundování příměsí: Mechanismus, kdy se atomy dopantu pohybují v křemíku i když právě nedifundují z okolí. Oxid na povrchu křemíkové desky musí být dostatečně tlustý (kolem 500 nm) aby přes něj atomy fosforu nepronikly. Prostě a jednoduše se fosfor po křemíku víc rozleze.

Atomy dopantu jsou nastříeny pod povrch křemíkové desky. Ionty dopantu jsou urychlené elektrickým polem a nasměrované k povrchu desky a proniknou do jisté hloubky pod povrch křemíku. Ionty jsou urychleny urychlovačem. Mezi elektrodami 50-200kV

Epitaxe je narůstání vrstvy křemíku na povrchu křemíkové desky. Vrstva má stejné krystalografické vlastnosti jako podložka ale může mít jinou koncentraci příměsi anebo jiný příměsi. Používá se k vytvoření další vrstvy

Atomy kovu (Al. Cu, Au, Ti, …) jsou vyraženy rychlým atomem Ar (10ky km/s), ty se pak usadí na předmětech v okolí. Vzniká tak pokovení. Při klasickém naprašování je terč z vodivého materiálu umístěn ve vakuové komoře a je přiveden na vysoký záporný potenciál řádově tisíce voltů. Do komory se přes jehlový ventil připouští pracovní plyn (obvykle argon) a tlak se udržuje na hodnotě řádově jednotky pascalu. Před terčem se zapálí doutnavý výboj, přičemž kladné ionty bombardují záporný terč a záporné elektrony dopadají na uzemněnou kostru komory. Těžké ionty svým dopadem rozprašují terč a rozprášené atomy se usazují na vnitřních površích. Substráty se umísťují před terč, tenká vrstva tedy vzniká především na nich.

Chemical vapour deposition, do reakční zóny jsou přiváděny reakční složky v plynné fázi obvykle za sníženého tlaku a vrstva vzniká chemickou reakcí na zahřátém substrátu. Používá se k vytváření oxidačních příkopů, vytvoření k vytvoření metalizace, atd (prostě když je nějaká díra a potřebuje se zaplnit)

Leštění, Mechanicky s chemickým leptáním, nebo chemicky s mechanickým broušením

• planarizace povrchu s odstraněním přebytečného materiálu
• Chemická reakce naleptá a změkčí povrch deponovaného materiálu,potom se mechanickým broušením povrch planarizuje (zarovná)

Používá se kzarovnání povrchu.

• Elektrické – malé parazitní kapacity a indukčnosti
• Mechanické – pevnost a spolehlivost
• Tepelné – Dovbrý odvod tepla
• Ekonomické – levne

Depozice pomocí CVD, zalaštění pomocí CMP

Pravidla jak navrhovat strukturu, layout IO, při nedodržení může dojít k slití motivů, nebo nefunkčnosti zapojení, .

• Min šířka motivu
• Min vzdál motivů
• Min a max rozměr motivu
• Min separace dvou desek
• Návrhová pravidla λ

Poly, Poly-Poly, metal-metal

popisují vzájemné sesazení masek kontaktu, poly Základní parametry jsou:

• minimální šířka motivu
• minimální vzdálenost motivu
•  mimimální a maximální rozměr motivů
• minimální přesah motivu
• minimální separace 2 masek

Kontroluje se správá oritentace tranzistorů, vlivy teploty,

• Délka kanálu 1⁄2
• šířka kanálu 1⁄2
• hradlový oxid 1⁄2
• Napájecí napětí 1⁄2
• Prahové napětí 1⁄2
• Dotace substrátu 2

• + Tranzistory rychlejší, klesá spotřeba, větší hustota tranzistorů na plochu
• – Roste proudová hustota a odpor kontaktu

SOI – křemík na izolantu

• +Lepší výkon, díky eliminaci parazitních jevů(u CMOS o 25-30%)
• +Menší VDD (40-50%)
• +Lepší využití plochy – menší plocha izolac Redukovaný efekt zpětného hradla Zamezení svod proudu do substrátu Menší oblasti PN přechodů
• + Větší hustota integrace Zamezení Latch-up efektu Provozní teplota až 250°C Odolnost proti záření
• - Tepelné vlastnosti, Hystereze prahového napětí, Dražší substrát o 3-10% oproti CMOS

Na Ge, se nechá epitaxně narůst Si (při 300-800°C), Využívá se rozdílné mřížkové konstanty (Si ma menší mřížku) – zvýší se pohyblivost elektronů a děr + 50%, náklady +2%, rychlost čipu +35%, jednoduchost, není třeba zmenšovat šířku oxidu, možnost s budou cí kombimcí s jinou technologií.

Logický návrh – Syntéza – Umístění propojení - Verifikace

Logický návrh – Vytvoření funčních specifikací verifikačního plánu, Systémové modelování, RTL popis a verifikace HDL, Verifikace na systémové úrovni, Pokročilé verifikační metody „Low power“

• HDL – číslicový, analogový a číslico-analogový jazyk pro chování elektronického obvodu
• * Rychlý popis fce obvodu, krátká doba symulace, hodí se i pro tvorbu simulačních obvodu

Převedení HDL kódu na netlist (schéma propojení)

Vhodná pro synchronní návrh, Kontroluje časování bez test vektorů, Konzervativní způsob v porovnávání s dynymickou čas. Analýzou

Jak se vypořádat s Velikostí čipu, Umístěním IO, Rozvodem hodinového signálu, Rozvodem VDD/GND

• Multinapěťové bloky (každý blok je napájen jiným napětím podle potřeby)
• Multipaměťové bloky s vypínáním napájení - bloky které momentálně nepotřebuji mohu vypnout od napájení.
• * pozor na časovou prodlevu mezi zapnutím a použitím vypnutého bloku

• uplatňují se kůli snížení spotřeby energie čipu
• viz otázka 54.

• IP blok – blok, který se nechá zakoupit od třetích firem
• Makrobuňka – velký blok, možný problém s možnostmi propojeni

Časováním a následným propojením bloku

• Knihovny st. b. - předem navržené layouty specifických log. Hradel
• Každá buňka má stejnou velikost, Dodáváno výrobcem IO

• Čas. kritická cesta – cesta u které je důležitý co nejrychlejší průchod signálu
• Optimalizace – časování, hustota propojení, napájeni

• Rozmístění a návrh hodin – Připojení Hodinových uzlů – Návrh globálního signálového propojení – Detailní signálové propojen-Design for manufacturing (DFM)

Optimalizace – Vhodné vedení propojení, Zapojení driverů závisí na - Vzájemná kapacita, Celková kapacitapropojení, síla zdroje rušeni

Návrhové techniky pro technologické zpracování, mísí být vzaty už při návrhu

Protože je problém jak dostat do čipu 100A při 1V

Podstatou je pohyb nabité částice působením elektrického pole

Srovnání layoutu a schematu, extrakce jednotlivých součástek a propojeních, tvorba netlistu, srovnání netlistu

Kontrola elektrických pravidel (ERC) – kontroluje zkraty a plovoucí uzly

• Mikro elektrické mechanické systémy – Motivy veliksti micrometru + Přesnost, nízké náklady, menší, lehčí mechanizmy,
• Aplikyce – madicína, atuomobily, průmysl,… - elektromechanické senzory Materiály – kovy, plasty, keramika, Si
• Struktua – Membrány, nosníky, trisky, pohony, vlnovody

Odleptání materiálu i pod součástkou (leptání koleček)

Fungují na kapacitním principu, 2 hřebeny v sobě – podle vychýlení plošek se určí akcelerace

Odkaz na pojednání o mems gyroskopu

Mikromechanické zrcátko

• Příprava – příprava geometrického modelu, určí se materiálové konstaty, tvorba diskretizační sítě, zadání parametrů simulace
• Zpracování – vlastní výpočet, definují se okrajové podmíky a parametry simulace

Masky pro optickou litografii mívají 8 vrstev, které se tvoří postupně:

1. Aktivní oblasti
2. P-jáma implantace
3. N-jáma implantace
4. Poly gate
5. N+ S/D implantace
6. P+ S/D implantace
7. Kontaktní okna
8. Metalizace